(tSIM){ \
SET(SIM_SOPT1_OSC32KSEL(0)), \
CLR(SIM_SOPT1_CFG_RAMBPEN_MASK)|
CLR(SIM_SOPT1_CFG_RAMSBDIS_MASK)|\
SET(SIM_SOPT1_CFG_LPTMR3SEL(0))|
SET(SIM_SOPT1_CFG_LPTMR2SEL(0))| \
SET(SIM_SOPT1_CFG_LPTMR1SEL(0))|
SET(SIM_SOPT1_CFG_LPTMR0SEL(0)), \
CLR(SIM_CTRL_REG_TMRFREEZE_MASK)|
SET(SIM_CTRL_REG_LPUARTSRC(1))| \
CLR(SIM_CTRL_REG_AFEOUTCLKSEL_MASK)| \
SET(SIM_CTRL_REG_XBARCLKOUT(0))|
SET(SIM_CTRL_REG_PLLFLLSEL(2))| \
CLR(SIM_CTRL_REG_SPI1_INV3_MASK)| \
CLR(SIM_CTRL_REG_SPI1_INV2_MASK)| \
CLR(SIM_CTRL_REG_SPI1_INV1_MASK)| \
CLR(SIM_CTRL_REG_SPI1_INV0_MASK)| \
CLR(SIM_CTRL_REG_SPI0_INV3_MASK)| \
CLR(SIM_CTRL_REG_SPI0_INV2_MASK)| \
CLR(SIM_CTRL_REG_SPI0_INV1_MASK)| \
CLR(SIM_CTRL_REG_SPI0_INV0_MASK)| \
SET(SIM_CTRL_REG_CLKOUT(0))| \
SET(SIM_CTRL_REG_ADCTRGSEL(0))| \
CLR(SIM_CTRL_REG_PLLVLPEN_MASK)|
SET(SIM_CTRL_REG_NMIDIS_MASK), \
SET(SIM_SCGC4_SPI1_MASK)|
SET(SIM_SCGC4_SPI0_MASK)| \
SET(SIM_SCGC4_CMP_MASK)|
SET(SIM_SCGC4_VREF_MASK)| \
SET(SIM_SCGC4_UART3_MASK)|
SET(SIM_SCGC4_UART2_MASK)| \
SET(SIM_SCGC4_UART1_MASK)|
SET(SIM_SCGC4_UART0_MASK)| \
SET(SIM_SCGC4_I2C1_MASK)|
SET(SIM_SCGC4_I2C0_MASK)| \
SET(SIM_SCGC4_EWM_MASK), \
SET(SIM_SCGC5_TMR3_MASK)|
SET(SIM_SCGC5_TMR2_MASK)| \
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SET(SIM_SCGC5_TMR0_MASK)| \
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SET(SIM_SCGC5_RTC_MASK)| \
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SET(SIM_SCGC5_PORTH_MASK)| \
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SET(SIM_SCGC5_PORTE_MASK)|
SET(SIM_SCGC5_PORTD_MASK)| \
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SET(SIM_SCGC5_SLCD_MASK), \
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SET(SIM_SCGC6_PORTK_MASK)| \
SET(SIM_SCGC6_PORTJ_MASK)|
SET(SIM_SCGC6_PDB_MASK)| \
SET(SIM_SCGC6_CRC_MASK)|
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SET(SIM_SCGC6_PIT1_MASK)|
SET(SIM_SCGC6_PIT0_MASK)| \
SET(SIM_SCGC6_ADC_MASK)|
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SET(SIM_SCGC7_CAU_MASK)|
SET(SIM_SCGC7_DMA_MASK)| \
SET(SIM_SCGC7_MPU_MASK), \
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SET(SIM_CLKDIV1_CLKDIVBUS(1))| \
CLR(SIM_CLKDIV1_FLASHCLKMODE_MASK), \
CLR(SIM_FCFG1_FLASHDOZE_MASK)|
CLR(SIM_FCFG1_FLASHDIS_MASK), \
SET(SIM_MISC_CTL_VREFBUFPD_MASK)| \
CLR(SIM_MISC_CTL_VREFBUFINSEL_MASK)| \
CLR(SIM_MISC_CTL_VREFBUFOUTEN_MASK)| \
CLR(SIM_MISC_CTL_RTCCLKSEL_MASK)| \
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SET(SIM_MISC_CTL_TMR2PCSSEL(0))| \
SET(SIM_MISC_CTL_TMR1PCSSEL(0))|
SET(SIM_MISC_CTL_TMR0PCSSEL(0))| \
CLR(SIM_MISC_CTL_TMR3SCSEL_MASK)| \
CLR(SIM_MISC_CTL_TMR2SCSEL_MASK)| \
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CLR(SIM_MISC_CTL_UART2IRSEL_MASK)| \
CLR(SIM_MISC_CTL_UART1IRSEL_MASK)| \
CLR(SIM_MISC_CTL_UART0IRSEL_MASK)| \
CLR(SIM_MISC_CTL_UARTMODTYPE_MASK)| \
CLR(SIM_MISC_CTL_AFECLKPADDIR_MASK)| \
SET(SIM_MISC_CTL_AFECLKSEL(0))|
SET(SIM_MISC_CTL_DMADONESEL(0))| \
CLR(SIM_MISC_CTL_PDBADCTRG_MASK) \
}
Configures System Integration Module to operate with the following characteristics: